Menjalankan Simulasi IP Core Xilinx di Modelsim

FPGA (Field Programmable Gate Array) adalah IC yang terdiri dari gerbang logika (NAND, NOR, dsb.) dan blok memory yang dapat dikonfigurasi ulang (diprogram ulang) koneksinya. Bahasa pemogramannya menggunakan Verilog atau VHDL.

Pada FPGA, umumnya tersedia juga IP core, berupa desain hardware yang dapat digunakan langung tanpa harus membuat program Verilog/VHDL-nya. IP core yang umum digunakan adalah clock generator (PLL) dan memory blcok (RAM, ROM, FIFO, dsb). IP core lainnya seperti DSP block (filter, FFT, dsb.), interface block (USB, PCI, RapidIO, dsb.). Untuk IP core jenis ini biasanya memerlukan license sendiri.

Bentuknya IP core adalah macrocell, dimana kita tidak dapat melihat isinya dalam bentuk Verilog/VHDL, tapi biasanya disediakan modelnya, untuk keperluan simulasi. Model Verilog/VHDL IP Core tersebut dapat berupa behavioral model, gate level, sampai timing.

Untuk dapat menggunkan model IP core untuk simulasi Xilinx di Modelsim, ikuti langkah-langkah berikut:

1. Buka "Xilinx Library Compilation Wizard", atau ketik compxlibgui pada start menu atau command prompt. Pilih simulator yang dipakai (pada contoh ini Modelsim SE), pastikan path "Simulator Executable Location" sudah benar.

Xilinx Library Compilation Wizard

 2. Klik Next, pilih both VHDL and Verilog, tunggu proses selesai.

3. Setelah proses selesai, compxlibgui akan menghasilkan modelsim.ini. Copy bagian path library Xilinx ke modelsim.ini yang ada di folder instalasi modelsim (pada contoh ini di C:\modeltech_6.5\modelsim.ini)

modelsim.ini

4. Selesai, buka Modelsim, maka library Xilinx akan terlihat di "Library" modelsim.

Modelsim dengan library Xilinx

Mudah kan, selamat mencoba ;-) (Ya2n)